Ce que la spécification de l'OCP définit réellement
Sandisk et SK hynix ont publié la première spécification technique de High Bandwidth Flash par l'Open Compute Project, Sandisk par un communiqué le 3 août et SK hynix par une présentation à la conférence Future of Memory and Storage de Santa Clara, qui se tient du 4 au 6 août. La spécification couvre des capacités jusqu'à 512 Go avec des piles de 8 ou 16 puces NAND, trois grades de performance offrant environ 0,4 à 3,0 téraoctets par seconde en lecture, et une interface UCIe pour l'intégration aux processeurs.
Le document est plus qu'une fiche technique. Il définit l'interface entre le processeur et la pile HBF, les caractéristiques électriques, les recommandations de fiabilité, les exigences de conditionnement pour le procédé d'empilement, et un guide logiciel pour les opérations de lecture et d'écriture. Autrement dit, il précise les éléments dont un concepteur de systèmes a besoin pour bâtir une carte autour d'un composant qui n'est pas encore livré en série. Kim Chun-sung, vice-président exécutif de SK hynix, a formulé l'objectif comme l'élargissement des frontières entre mémoire et stockage, et l'entreprise a profité du même événement pour présenter une NAND de dixième génération à 375 couches avec un gain annoncé de 2,5 fois en efficacité énergétique, les disques d'entreprise qui en découlent étant attendus début 2027.
L'écart de 7,5 fois entre trois grades est l'indice
Le chiffre le plus révélateur de la spécification est l'étendue. Le grade un délivre environ 0,4 téraoctet par seconde et le grade trois environ 3,0, soit un écart de 7,5 fois au sein d'une seule norme. Les normes de mémoire ne s'étirent pas habituellement autant. Un écart aussi large indique que les auteurs ne définissent pas un composant mais une échelle, avec un barreau économique à grande capacité pour héberger les poids des modèles et un barreau rapide qui dispute des travaux aujourd'hui confiés à la mémoire à large bande.
Voilà le contenu stratégique de cette annonce, et il vaut la peine de le dire sans détour : la HBF existe parce que l'industrie n'obtient pas assez de HBM. Notre propre lecture du marché de la mémoire ces dernières semaines a été constante sur ce point, la très grande majorité de l'offre de mémoire avancée étant déjà engagée bien avant la livraison. La HBM est rapide, petite et attribuée. La NAND est plus lente par bit mais infiniment plus abondante et pas entièrement réservée. Placer une pile de NAND derrière une interface à large bande, c'est tenter d'acheter de la capacité dans la seule monnaie encore disponible. Les 512 Go comptent davantage que les 3,0 téraoctets par seconde, car lorsque les fenêtres de contexte et les poids des modèles grandissent, ce qui manque d'abord aux charges d'inférence est la capacité.
Google et Tenstorrent sont les signatures qui comptent
Que deux fabricants de mémoire s'accordent sur une norme ne prouve à soi seul presque rien, puisque tous deux vendent précisément ce qui est normalisé. Le détail décisif est que Google et Tenstorrent ont rejoint le consortium pendant le processus de normalisation et ont contribué à valider la technologie. L'un est un hyperscaleur qui achète des accélérateurs en volume et en conçoit lui-même, l'autre conçoit des accélérateurs. Leur présence fait passer la spécification d'une proposition du côté de l'offre à quelque chose auquel est attaché un engagement du côté de la demande.
Le calendrier le confirme. Le consortium a commencé ses travaux en février 2026 et a publié environ six mois plus tard, ce qui est rapide pour une interface mémoire, et il a publié avant l'existence de pièces de série. Normaliser d'abord et livrer ensuite est l'ordre inverse de l'habitude, où un fournisseur dominant livre une pièce propriétaire et la norme vient ensuite la bénir. Publier par l'Open Compute Project signifie aussi que l'interface reste ouverte à des fournisseurs de NAND concurrents, et c'est le mécanisme le plus susceptible d'empêcher la HBF de reproduire l'étranglement d'attribution qu'a créé la HBM. Pour les acheteurs européens qui recherchent la résilience d'approvisionnement dans le cadre du Chips Act, une interface ouverte à plusieurs sources possibles constitue une position de départ nettement meilleure que la feuille de route d'un fournisseur unique.
La question d'achat pour 2027
Comme la HBF se rattache par UCIe, une interconnexion de puces élémentaires, la décision de l'inclure se prend lors de la conception de l'accélérateur ou du module. Ce n'est pas une carte que l'on ajoute à un serveur que l'on possède déjà, et ce n'est pas une adaptation ultérieure. Cela pose une question précise sur votre bureau dès le prochain cycle d'achat et non en 2028 : la plateforme sur laquelle nous allons nous engager pour les quatre prochaines années comporte-t-elle un étage HBF, et si ce n'est pas le cas, qu'advient-il de notre coût d'inférence à l'unité lorsque la capacité mémoire devient la contrainte qui commande.
La réserve honnête est qu'une spécification publiée n'est pas du silicium. Aucune pièce HBF n'a été livrée en série, les grades de performance sont des objectifs de conception, et des normes sont déjà mortes entre la publication et la production. Voyez-y une raison de poser aux fournisseurs une question ciblée et d'exiger une réponse écrite sur la feuille de route, non une raison de différer un achat qui vous est nécessaire aujourd'hui. La bonne posture est d'éviter de signer un engagement long de plateforme qui suppose que la hiérarchie mémoire de 2026 sera encore celle de 2028, car ceux qui fabriquent la mémoire viennent de publier un document affirmant le contraire.
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