Qué define realmente la especificación del OCP

Sandisk y SK hynix publicaron la primera especificación técnica de High Bandwidth Flash a través del Open Compute Project, Sandisk con un anuncio el 3 de agosto y SK hynix con una presentación en la conferencia Future of Memory and Storage de Santa Clara, que se celebra del 4 al 6 de agosto. La especificación contempla capacidades de hasta 512 GB con pilas de 8 o 16 chips NAND, tres grados de rendimiento que ofrecen aproximadamente entre 0,4 y 3,0 terabytes por segundo de ancho de banda de lectura, y una interfaz UCIe para integrarse con los procesadores.

El documento es más que una hoja de datos. Define la interfaz entre el procesador y la pila HBF, las características eléctricas, las pautas de fiabilidad, los requisitos de encapsulado para el proceso de apilado y una guía de software para las operaciones de lectura y escritura. Es decir, precisa las piezas que un diseñador de sistemas necesita para construir una placa alrededor de un componente que todavía no se envía en volumen. Kim Chun-sung, vicepresidente ejecutivo de SK hynix, expresó el propósito como ampliar las fronteras entre la memoria y el almacenamiento, y la compañía aprovechó el mismo acto para presentar una NAND de décima generación con 375 capas y una mejora declarada de 2,5 veces en eficiencia energética, con unidades empresariales basadas en ella previstas para principios de 2027.

La horquilla de 7,5 veces entre tres grados es la señal

La cifra más reveladora de la especificación es el intervalo. El grado uno entrega unos 0,4 terabytes por segundo y el grado tres unos 3,0, una horquilla de 7,5 veces dentro de un mismo estándar. Los estándares de memoria no suelen estirarse tanto. Una horquilla tan amplia dice que sus autores no están definiendo un componente sino una escala, con un peldaño barato de gran capacidad para sostener los pesos de los modelos y un peldaño rápido que compite por trabajo que hoy hace la memoria de gran ancho de banda.

Ese es el contenido estratégico de este anuncio y conviene decirlo sin rodeos: HBF existe porque la industria no consigue suficiente HBM. Nuestra propia lectura del mercado de memoria en las últimas semanas ha sido constante en este punto, con la gran mayoría del suministro de memoria avanzada ya comprometido mucho antes de la entrega. La HBM es rápida, pequeña y está asignada. La NAND es más lenta por bit pero enormemente más abundante y no está del todo repartida. Poner una pila de NAND detrás de una interfaz de gran ancho de banda es un intento de comprar capacidad en la única moneda que queda disponible. Los 512 GB importan más que los 3,0 terabytes por segundo, porque cuando crecen las ventanas de contexto y los pesos de los modelos, lo primero que se agota en las cargas de inferencia es la capacidad.

Google y Tenstorrent son las firmas que cuentan

Que dos fabricantes de memoria se pongan de acuerdo en un estándar prueba por sí solo muy poco, porque ambos venden precisamente lo que se normaliza. El detalle relevante es que Google y Tenstorrent se incorporaron al consorcio durante el proceso de normalización y contribuyeron a validar la tecnología. Uno es un hiperescalador que compra aceleradores en volumen y diseña los suyos; el otro diseña aceleradores. Su presencia convierte la especificación, de una propuesta del lado de la oferta, en algo con compromiso del lado de la demanda.

El calendario lo refuerza. El consorcio empezó a trabajar en febrero de 2026 y publicó unos seis meses después, lo que es rápido para una interfaz de memoria, y publicó antes de que existan piezas en volumen. Normalizar primero y enviar después es el orden inverso al habitual, en el que un proveedor dominante envía una pieza propia y el estándar llega luego a bendecirla. Publicar por el Open Compute Project también significa que la interfaz queda abierta a proveedores de NAND competidores, y ese es el mecanismo que con más probabilidad evitará que HBF repita el estrangulamiento de asignación que creó la HBM. Para los compradores europeos que buscan resistencia de suministro al amparo del Chips Act, una interfaz abierta con varias fuentes posibles es una posición de partida bastante mejor que la hoja de ruta de un único proveedor.

La pregunta de compras para 2027

Como HBF se conecta por UCIe, una interconexión de bloques de silicio, la decisión de incluirlo se toma cuando se diseña el acelerador o el módulo. No es una tarjeta que se añada a un servidor que ya tiene, ni una adaptación posterior. Eso pone una pregunta concreta sobre su mesa en el próximo ciclo de compras y no en 2028: la plataforma a la que estamos a punto de comprometernos para los próximos cuatro años, ¿tiene un nivel HBF?, y si no lo tiene, ¿qué le ocurre a nuestro coste de inferencia por unidad cuando la capacidad de memoria pase a ser la restricción que manda?

La advertencia honesta es que una especificación publicada no es silicio. No se ha enviado ninguna pieza HBF en volumen, los grados de rendimiento son objetivos de diseño y ya han muerto estándares entre la publicación y la producción. Tómelo como motivo para hacer a los proveedores una pregunta precisa y exigir una respuesta por escrito sobre la hoja de ruta, no como motivo para retrasar una compra que necesita ahora. La postura correcta es evitar firmar un compromiso largo de plataforma que dé por sentado que la jerarquía de memoria de 2026 seguirá siendo la de 2028, porque quienes fabrican la memoria acaban de publicar un documento que dice que no lo será.

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