La nouvelle feuille de route mémoire de Samsung, pas encore en vente

Trois noms nouveaux pour une seule technique de bonding

Lors de la conférence Future of Memory and Storage (FMS) 2026 à Santa Clara, le vice-président de l'équipe de conception DRAM de Samsung, Kyungryun Kim, et le vice-président exécutif Produit et Technologie Flash, Jin-Yub Lee, ont présenté trois nouvelles architectures mémoire, toutes construites sur une technologie avancée de bonding de wafers. zHBM empile la mémoire à large bande passante directement au-dessus d'une puce accélératrice IA au lieu de la placer à côté du processeur, et les propres projections de Samsung situent un système d'interface de nouvelle génération utilisant zHBM à environ 8 fois la performance de HBM5, plus de 10 fois la densité mémoire, un gain d'efficacité énergétique triple et une réduction de la résistance thermique supérieure à 50 pour cent.

zNAND-O est une conception NAND haute performance basée sur la gamme V-NAND de Samsung, proposée en versions à quatre et huit couches et destinée aux charges de travail d'IA en périphérie qui exigent une faible latence et un traitement en temps réel. Le V10 BV-NAND est le produit concret des trois : plus de 400 couches, fabriqué avec du bonding de wafers plutôt qu'une gravure classique en pile unique, et environ 58 pour cent plus dense que la précédente génération V9 de Samsung, avec de meilleures performances en lecture, écriture et entrée/sortie.

Un modèle conceptuel et une puce livrée ne sont pas la même affirmation

Samsung lui-même a présenté zHBM et zNAND-O comme des modèles conceptuels, montrés aux côtés de produits déjà livrés : échantillons de HBM4E, un aperçu de HBM5, LPDDR5X-PIM et les disques d'entreprise PM1763 et BM1773. Une analyse sectorielle indépendante de Futurum Group précise la distinction : le V10 BV-NAND se lit surtout comme la mise en production d'un concept de NAND liée que des rivaux comme Kioxia, SanDisk et YMTC ont également exploré, l'avantage concurrentiel réel résidant dans le rendement de l'interface de bonding et la précision d'alignement, pas seulement dans le nombre de couches.

L'analyste de Futurum Brendan Burke identifie trois obstacles de production non résolus avant qu'aucun de ces éléments ne soit livré à grande échelle : la mise à l'échelle du pas de bonding hybride en dessous de 10 microns avec un rendement complet de la pile DRAM, les tests de puce connue bonne avant une liaison irréversible, et l'extraction thermique, faire circuler environ 1 kilowatt de chaleur à travers une puce mémoire empilée sans dégrader la rétention des données. Burke qualifie le problème thermique du plus haut des trois obstacles, et il s'agit d'une contrainte de science des matériaux qui n'avance pas plus vite parce qu'une feuille de route le promet.

L'état de l'offre que cela ne change pas en 2026

Rien de tout cela ne modifie le marché de la mémoire auquel les acheteurs paient cette année. Samsung détient déjà environ 34,0 pour cent des revenus mémoire des centres de données, devant les 29,8 pour cent de SK Hynix et les 17,9 pour cent de Micron au quatrième trimestre 2025, et la seule HBM devrait absorber environ un quart de toute la production de wafers DRAM en 2026.

Les analystes qui suivent cette catégorie situent le marché de la mémoire hors puce pour centres de données à environ 17,1 milliards de dollars (environ 15,7 milliards d'euros) en 2025, en croissance vers 96,8 milliards de dollars (environ 89 milliards d'euros) en 2026 et une estimation de 260,5 milliards de dollars (environ 240 milliards d'euros) d'ici 2030. C'est la toile de fond dans laquelle évolue le déploiement de l'IA en 2025 et 2026 : un marché de la mémoire à l'offre si contrainte qu'il détermine quels fournisseurs de cloud et de puces peuvent même promettre des dates de livraison, et une présentation conceptuelle lors d'un salon n'ajoute pas un seul wafer à cette offre cette année.

Ce que cela signifie pour un budget d'infrastructure européen ou britannique

Pour un acheteur d'entreprise dans l'UE ou au Royaume-Uni qui négocie en 2026 de la capacité GPU, un renouvellement de serveurs ou un contrat cloud pluriannuel, par exemple pour un centre de données à Paris ou à Marseille, la lecture pratique va à l'encontre de ce que suggère une diapositive de feuille de route. Ce n'est pas un signe que les coûts de mémoire vont bientôt baisser ; c'est une donnée côté offre qui montre que le fournisseur détenant la plus grande part des revenus mémoire des centres de données est encore à des années de livrer la technologie censée soulager le goulot d'étranglement.

Cela fait de la pénurie actuelle la base de planification pour les un à deux prochains cycles budgétaires. La démarche sensée consiste à verrouiller dès maintenant les engagements d'approvisionnement et de prix, tant que la contrainte est connue et intégrée au prix, plutôt que de retarder un contrat en supposant que les gains de densité de la classe zHBM apparaîtront dans le renouvellement de serveurs de cette année ou de la suivante.

Comment lire les annonces mémoire de l'année à venir

Le schéma à suivre à l'avenir, ce sont les dates de qualification et les déploiements chez des clients nommés, pas les multiples de la fiche technique. Les échantillons de HBM4E déjà livrés et les plus de 400 couches annoncées du V10 BV-NAND sont des affirmations adossées aujourd'hui à un procédé de fabrication réel ; les chiffres de 8 et 10 fois attribués à zHBM décrivent un objectif pour un système qui n'existe pas encore comme composant livré.

Traitez chaque future annonce mémoire de la même façon : séparez ce qu'une entreprise livre ce trimestre de ce qu'un modèle conceptuel promet pour une génération encore aux prises avec la mise à l'échelle du pas, les tests de puces et des limites thermiques qu'aucun communiqué de presse ne peut abréger.

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